简介面向嵌入式硬件工程师与STM32学习者的一份完整硬件设计参考围绕STM32H750VBT6这款480MHz主频、内置浮点运算单元的Cortex-M7高端微控制器展开可用于高速处理与低功耗场景下的原理图与PCB设计对照学习。压缩包约43.76MB涵盖原理图、PCB布局、工程配置及驱动库等关键资料从电源管理、时钟与复位电路到外设信号连接均有体现并涉及信号完整性、电源平面分割与EMI/EMC控制等布线要点同时附带HAL/LL库与MDK-ARM开发环境相关内容贯通硬件设计到软件开发环节。目前已有2090人浏览学习适合需要快速理解H7系列硬件架构、复用成熟电路方案或进行PCB布局参考的中高级开发者查阅。1. 从一颗 H750 的板子说起为什么硬件方案要先立需求再画图画一块 STM32H750VBT6 的核心板很多人第一反应是打开 EDA 软件直接摆器件结果画到一半发现电源域没规划、DDR 引脚没留、调试口被外壳挡住返工两轮。这份 STM32H750VBT6 硬件原理图加 PCB 资源解决的正是「从零到一块能打样、能上电、能调试的 H7 板子」这条链路。它适合两类人正在做 STM32 硬件设计课程设计或毕设、需要交出一套完整原理图与 PCB 的学生以及要快速起一块 H7 验证板、不想从引脚表重新啃起的从业者。STM32H7 系列主频高、外设多、电源域复杂硬件设计的坑比 F1/F4 时代密集得多方案的价值不在「画得漂亮」而在需求边界先划清楚。2. 需求与选型H750VBT6 这块板子到底要满足什么2.1 先定用途再定外设清单硬件方案最容易翻车的地方是把「我想要」当成「我需要」。H750VBT6 是 LQFP100 封装、128KB Flash、1MB RAM 的 H7 入门型号它的定位决定了板子不该堆成万能开发板。我一般会先写一张用途表把这块板子要干的活列清楚再反推外设。用途场景必须外设可裁剪外设跑裸机算法验证SWD 调试口、外部晶振、复位电路LCD、SD 卡跑 RTOS 多任务SDRAM 扩展、串口日志以太网做图像/信号采集 DemoDCMI 摄像头接口、ADC 输入CAN教学演示板LED、按键、串口高速 USB这张表的作用是防止「全都要」。H750 的引脚复用密度高每多一个外设就多一组布线约束LQFP100 的 100 个脚在电源、地、调试、晶振占掉一批之后真正能自由分配的并不多。通常的做法是先把不可协商的脚锁定电源、地、NRST、BOOT0、SWDIO/SWCLK、晶振剩下的再按优先级分配。2.2 电源域规划H7 和 F1 最大的差别STM32H7 的电源结构比 F4 复杂VDD、VDDA、VDDLDO、VCAP 几组脚各有各的讲究。VCAP 脚必须外接电容这是 H7 内核 LDO 的稳定需求漏掉直接表现为上电不启动或随机死机。原理图阶段就要把这几组电源分开画别图省事全并到一条 3.3V 上。电源域划分原理图分块依据 VDD - 数字电源每个 VDD 脚配 100nF整板再并 10uF VDDA - 模拟电源经磁珠或 0 欧电阻从 VDD 隔离配 100nF 1uF VCAP - 内核 LDO 外接电容按数据手册容值选取不可省略 VSS/VSSA - 数字地/模拟地单点连接这段不是代码是原理图分块时的检查清单。参数上去耦电容的容值以数据手册推荐为准位置比容值更关键——100nF 要贴着引脚放10uF 可以稍远。VDDA 的隔离器件选磁珠还是 0 欧取决于板子上有没有高精度 ADC 需求做 ADC 采集就上磁珠纯数字用途 0 欧也能过。2.3 时钟与调试口两个最容易被低估的模块外部晶振选 25MHz 还是 8MHz取决于你要跑的 HCLK 和 PLL 配置。H750 的 PLL 分频组合灵活但晶振频率和负载电容要匹配负载电容选错的表现是「有时能起振、有时不起」属于典型的玄学故障。调试口则是另一个血泪点SWD 只占两根线但走线要短、要远离高频信号串了电阻反而可能影响时序一般直连即可预留一个 4 针排针就够。3. 总体设计原理图分块与 PCB 叠层怎么定3.1 原理图按功能分块别按引脚顺序画一份能交付的原理图读图的人应该能一眼看出电源、时钟、调试、外设各在哪。我习惯按功能分 sheet电源与复位、时钟、MCU 主体、调试接口、外设扩展。MCU 主体 sheet 只放芯片和去耦其他功能全部引到独立 sheet用网络标签连接。这样改板时定位问题快评审时也容易讲清楚。Sheet 划分建议 PWR 电源输入、LDO、VCAP、复位电路 CLK 外部晶振、负载电容 MCU H750VBT6 主体 全部去耦电容 DBG SWD 排针、BOOT0 跳线 IO LED、按键、串口、扩展排针分块之后网络标签命名要统一比如VDD_3V3、VDDA_3V3、NRST别一个 sheet 叫3V3另一个叫VCC33后期查网络能查到怀疑人生。这是原理图阶段最省事的习惯没有之一。3.2 PCB 叠层两层板够不够H750 主频能到 480MHz但核心板如果只跑内部 Flash、外设速率不高两层板在多数教学和验证场景下能跑通。两层板的关键是把地平面尽量完整顶层走信号、底层铺地电源走线加宽。如果板子上有 SDRAM 或高速 USB建议直接上四层信号-地-电源-信号阻抗和回流都好控制。叠层适用场景注意点两层裸机验证、低速外设地平面完整性优先避免地被打断四层SDRAM、高速 USB、以太网地平面紧邻信号层电源层单独一层选两层还是四层本质是成本和风险的权衡。打样阶段四层比两层贵不了太多但调试高速接口时省下的时间远超差价。我一般建议只要板子上出现并行总线或差分对直接四层别在两层板上赌。3.3 布局顺序先锁死不可动的东西布局不是从 MCU 开始摆而是先放「位置被物理约束锁死」的器件连接器、按键、指示灯、调试排针。这些位置定了MCU 再往中间放去耦电容贴着电源脚晶振靠近时钟脚且下方不走线。电源部分放板边方便接线和散热。这个顺序能避免「画到最后发现排针和电容打架」的经典翻车。4. 关键模块实现电源、时钟、调试与扩展的落地细节4.1 电源与复位电路的可复现画法电源输入到 3.3V 的转换教学板常用 LDO简单可靠。复位电路用 10k 上拉加 100nF 到地再并一个复位按键NRST 脚内部有滤波外部不用堆太多器件。VCAP 脚按手册接电容这是硬性要求。复位与 VCAP 连接要点 NRST - 10k 上拉到 VDD_3V3100nF 到 GND按键到 GND VCAP1 - 按手册容值接 GND常见 2.2uF VCAP2 - 按手册容值接 GND若芯片有第二组 BOOT0 - 10k 下拉到 GND跳线可拉高进 Bootloader参数说明上拉电阻 10k 是通用值太小增加功耗、太大抗干扰弱VCAP 容值必须以对应型号数据手册为准不同子系列不一样照抄别的板子容易出问题。BOOT0 下拉保证正常从 Flash 启动留跳线是为了量产或救砖时能进系统 Bootloader。4.2 时钟电路晶振与负载电容的匹配外部高速晶振接 OSC_IN/OSC_OUT两侧各一个负载电容到地。负载电容的值不是随便填的要按晶振规格里的 CL 反算C1 C2 ≈ 2×(CL - Cstray)Cstray 一般估 3~5pF。填错的表现是起振慢或不起振用示波器看波形幅度明显偏小。晶振连接 OSC_IN - 晶振一端 负载电容 C1 到 GND OSC_OUT - 晶振另一端 负载电容 C2 到 GND 晶振下方铺地不走其他信号线布局上晶振要尽量靠近 MCU走线短且等长下方挖空或铺完整地别让数字信号从晶振底下穿过。这一条在两层板上尤其要注意很多「偶发不启动」最后查出来都是晶振被干扰。4.3 调试接口与扩展排针SWD 接口四根线3.3V、GND、SWDIO、SWCLK直连 MCU中间不串电阻。排针间距 2.54mm丝印标清楚引脚定义别只标个「DEBUG」。扩展排针按外设分组比如一组串口、一组 I2C、一组 ADC 输入每组旁边丝印标功能调试时不用翻原理图。SWD 排针定义丝印同步标注 Pin1 3V3 Pin2 SWDIO Pin3 GND Pin4 SWCLK扩展排针的电源脚要加过流保护或至少串一个 0 欧电阻方便排查外设短路。这个细节在课程设计答辩时经常被问到能答上来说明你真想过板子怎么用。4.4 PCB 布线地平面、去耦和高速信号的取舍布线阶段优先级排序地平面完整 去耦电容就近 电源走线加宽 信号线短直。地平面被打断是两层板最常见的问题过孔密集区容易把地割裂回流路径变长表现为噪声大、ADC 读数跳。去耦电容的回路要短电容—过孔—地平面形成小环路别让电容离引脚半厘米以上。高速信号如 USB 差分对走线等长、阻抗控制、少过孔两层板做 USB 全速勉强能过高速就上四层。SDRAM 这类并行总线地址线和数据线分组走组内等长参考平面连续。这些约束在原理图阶段就该想好等布完线再改就是大手术。5. 避坑与排查H7 硬件设计里最容易翻车的五件事5.1 上电不启动先查 VCAP 和 BOOT0现象是通电后电流很小、SWD 连不上。原因多半是 VCAP 电容漏接或容值不对内核 LDO 不稳或者 BOOT0 被误拉高芯片进了 Bootloader。解决方法是先量 VCAP 脚电压是否正常再确认 BOOT0 电平最后查 NRST 是否被拉低。这三步能覆盖大部分「死板」问题。5.2 晶振不起振负载电容和布局各占一半现象是程序跑不起来或跑飞示波器看 OSC_OUT 无波形或幅度异常。原因一是负载电容算错二是晶振走线太长、下方有信号穿过。解决方法是按 CL 反算电容值晶振紧贴 MCU 放置下方铺地不走线必要时换低驱动能力的晶振。5.3 ADC 读数乱跳地平面和 VDDA 隔离没做好现象是采样值波动大、重复性差。原因是模拟地和数字地混在一起或 VDDA 直接并到数字 3.3V 没做隔离。解决方法是 VDDA 经磁珠隔离、模拟地单点连接、ADC 输入脚附近加滤波电容采样时避开高频外设工作窗口。5.4 SWD 连不上先排除复位和电源时序现象是调试器报「target not found」。原因可能是 NRST 被外部电路持续拉低、目标板供电不足、或 SWDIO/SWCLK 接反。解决方法是先量目标板 3.3V 是否正常再断开外部复位电路单独测最后核对排针定义。别一上来就怀疑芯片坏了H7 芯片本身很皮实。5.5 打样回来发现封装画错丝印和焊盘对不上现象是器件焊不上或引脚错位。原因是建库时引脚编号和实际器件不一致LQFP100 的引脚顺序尤其容易搞反。解决方法是用数据手册的封装图逐脚核对建库后打印 1:1 图纸比对实物或者先用转接板验证。这个坑一次就够记一辈子。6. 验收与答辩怎么证明这块板子真的能用硬件方案的验收不是「看起来画完了」而是有可执行的检查项。我一般按三层验收图纸层、电气层、功能层。图纸层验收看原理图 ERC 是否零错误、网络标签是否统一、封装是否全部匹配、BOM 是否完整。这一层用 EDA 工具自带的检查就能过但 ERC 通过不代表设计对还要人工过一遍电源域和去耦。电气层验收在打样回来后做先不焊 MCU量各路电源对地阻抗确认无短路再焊电源部分上电测 3.3V 和 VDDA 电压最后焊 MCU测 VCAP 电压和 NRST 电平。这一步能拦住大部分焊接和设计问题。功能层验收跑一个最小系统测试SWD 能连上、内部时钟能跑、串口能打印、GPIO 能翻转。这四项过了板子就算「活」了。再往上才是外设逐个验证。验收层级检查项通过标准图纸层ERC、封装、BOM零错误封装全匹配电气层电源阻抗、VCAP、NRST无短路电压在手册范围功能层SWD、串口、GPIO能下载、能打印、能翻转答辩时最容易被问的三个问题为什么选两层/四层、VCAP 为什么不能省、晶振负载电容怎么算。这三个问题答得出来说明方案是你自己推过的不是抄的。我一般会让学生把电源域划分图和叠层图各打一张 A4 带着被问到直接指图讲比空口说清楚得多。从那以后我每次做 H7 的板子都会在画原理图之前先把电源域和不可协商引脚列成一张表画完再对着表逐项打勾这个习惯帮我省掉了至少两次打样返工。希望帮到你。本文还有配套的精品资源点击获取 STM32H750VBT6硬件设计实战：从需求规划到PCB验收全流程
简介面向嵌入式硬件工程师与STM32学习者的一份完整硬件设计参考围绕STM32H750VBT6这款480MHz主频、内置浮点运算单元的Cortex-M7高端微控制器展开可用于高速处理与低功耗场景下的原理图与PCB设计对照学习。压缩包约43.76MB涵盖原理图、PCB布局、工程配置及驱动库等关键资料从电源管理、时钟与复位电路到外设信号连接均有体现并涉及信号完整性、电源平面分割与EMI/EMC控制等布线要点同时附带HAL/LL库与MDK-ARM开发环境相关内容贯通硬件设计到软件开发环节。目前已有2090人浏览学习适合需要快速理解H7系列硬件架构、复用成熟电路方案或进行PCB布局参考的中高级开发者查阅。1. 从一颗 H750 的板子说起为什么硬件方案要先立需求再画图画一块 STM32H750VBT6 的核心板很多人第一反应是打开 EDA 软件直接摆器件结果画到一半发现电源域没规划、DDR 引脚没留、调试口被外壳挡住返工两轮。这份 STM32H750VBT6 硬件原理图加 PCB 资源解决的正是「从零到一块能打样、能上电、能调试的 H7 板子」这条链路。它适合两类人正在做 STM32 硬件设计课程设计或毕设、需要交出一套完整原理图与 PCB 的学生以及要快速起一块 H7 验证板、不想从引脚表重新啃起的从业者。STM32H7 系列主频高、外设多、电源域复杂硬件设计的坑比 F1/F4 时代密集得多方案的价值不在「画得漂亮」而在需求边界先划清楚。2. 需求与选型H750VBT6 这块板子到底要满足什么2.1 先定用途再定外设清单硬件方案最容易翻车的地方是把「我想要」当成「我需要」。H750VBT6 是 LQFP100 封装、128KB Flash、1MB RAM 的 H7 入门型号它的定位决定了板子不该堆成万能开发板。我一般会先写一张用途表把这块板子要干的活列清楚再反推外设。用途场景必须外设可裁剪外设跑裸机算法验证SWD 调试口、外部晶振、复位电路LCD、SD 卡跑 RTOS 多任务SDRAM 扩展、串口日志以太网做图像/信号采集 DemoDCMI 摄像头接口、ADC 输入CAN教学演示板LED、按键、串口高速 USB这张表的作用是防止「全都要」。H750 的引脚复用密度高每多一个外设就多一组布线约束LQFP100 的 100 个脚在电源、地、调试、晶振占掉一批之后真正能自由分配的并不多。通常的做法是先把不可协商的脚锁定电源、地、NRST、BOOT0、SWDIO/SWCLK、晶振剩下的再按优先级分配。2.2 电源域规划H7 和 F1 最大的差别STM32H7 的电源结构比 F4 复杂VDD、VDDA、VDDLDO、VCAP 几组脚各有各的讲究。VCAP 脚必须外接电容这是 H7 内核 LDO 的稳定需求漏掉直接表现为上电不启动或随机死机。原理图阶段就要把这几组电源分开画别图省事全并到一条 3.3V 上。电源域划分原理图分块依据 VDD - 数字电源每个 VDD 脚配 100nF整板再并 10uF VDDA - 模拟电源经磁珠或 0 欧电阻从 VDD 隔离配 100nF 1uF VCAP - 内核 LDO 外接电容按数据手册容值选取不可省略 VSS/VSSA - 数字地/模拟地单点连接这段不是代码是原理图分块时的检查清单。参数上去耦电容的容值以数据手册推荐为准位置比容值更关键——100nF 要贴着引脚放10uF 可以稍远。VDDA 的隔离器件选磁珠还是 0 欧取决于板子上有没有高精度 ADC 需求做 ADC 采集就上磁珠纯数字用途 0 欧也能过。2.3 时钟与调试口两个最容易被低估的模块外部晶振选 25MHz 还是 8MHz取决于你要跑的 HCLK 和 PLL 配置。H750 的 PLL 分频组合灵活但晶振频率和负载电容要匹配负载电容选错的表现是「有时能起振、有时不起」属于典型的玄学故障。调试口则是另一个血泪点SWD 只占两根线但走线要短、要远离高频信号串了电阻反而可能影响时序一般直连即可预留一个 4 针排针就够。3. 总体设计原理图分块与 PCB 叠层怎么定3.1 原理图按功能分块别按引脚顺序画一份能交付的原理图读图的人应该能一眼看出电源、时钟、调试、外设各在哪。我习惯按功能分 sheet电源与复位、时钟、MCU 主体、调试接口、外设扩展。MCU 主体 sheet 只放芯片和去耦其他功能全部引到独立 sheet用网络标签连接。这样改板时定位问题快评审时也容易讲清楚。Sheet 划分建议 PWR 电源输入、LDO、VCAP、复位电路 CLK 外部晶振、负载电容 MCU H750VBT6 主体 全部去耦电容 DBG SWD 排针、BOOT0 跳线 IO LED、按键、串口、扩展排针分块之后网络标签命名要统一比如VDD_3V3、VDDA_3V3、NRST别一个 sheet 叫3V3另一个叫VCC33后期查网络能查到怀疑人生。这是原理图阶段最省事的习惯没有之一。3.2 PCB 叠层两层板够不够H750 主频能到 480MHz但核心板如果只跑内部 Flash、外设速率不高两层板在多数教学和验证场景下能跑通。两层板的关键是把地平面尽量完整顶层走信号、底层铺地电源走线加宽。如果板子上有 SDRAM 或高速 USB建议直接上四层信号-地-电源-信号阻抗和回流都好控制。叠层适用场景注意点两层裸机验证、低速外设地平面完整性优先避免地被打断四层SDRAM、高速 USB、以太网地平面紧邻信号层电源层单独一层选两层还是四层本质是成本和风险的权衡。打样阶段四层比两层贵不了太多但调试高速接口时省下的时间远超差价。我一般建议只要板子上出现并行总线或差分对直接四层别在两层板上赌。3.3 布局顺序先锁死不可动的东西布局不是从 MCU 开始摆而是先放「位置被物理约束锁死」的器件连接器、按键、指示灯、调试排针。这些位置定了MCU 再往中间放去耦电容贴着电源脚晶振靠近时钟脚且下方不走线。电源部分放板边方便接线和散热。这个顺序能避免「画到最后发现排针和电容打架」的经典翻车。4. 关键模块实现电源、时钟、调试与扩展的落地细节4.1 电源与复位电路的可复现画法电源输入到 3.3V 的转换教学板常用 LDO简单可靠。复位电路用 10k 上拉加 100nF 到地再并一个复位按键NRST 脚内部有滤波外部不用堆太多器件。VCAP 脚按手册接电容这是硬性要求。复位与 VCAP 连接要点 NRST - 10k 上拉到 VDD_3V3100nF 到 GND按键到 GND VCAP1 - 按手册容值接 GND常见 2.2uF VCAP2 - 按手册容值接 GND若芯片有第二组 BOOT0 - 10k 下拉到 GND跳线可拉高进 Bootloader参数说明上拉电阻 10k 是通用值太小增加功耗、太大抗干扰弱VCAP 容值必须以对应型号数据手册为准不同子系列不一样照抄别的板子容易出问题。BOOT0 下拉保证正常从 Flash 启动留跳线是为了量产或救砖时能进系统 Bootloader。4.2 时钟电路晶振与负载电容的匹配外部高速晶振接 OSC_IN/OSC_OUT两侧各一个负载电容到地。负载电容的值不是随便填的要按晶振规格里的 CL 反算C1 C2 ≈ 2×(CL - Cstray)Cstray 一般估 3~5pF。填错的表现是起振慢或不起振用示波器看波形幅度明显偏小。晶振连接 OSC_IN - 晶振一端 负载电容 C1 到 GND OSC_OUT - 晶振另一端 负载电容 C2 到 GND 晶振下方铺地不走其他信号线布局上晶振要尽量靠近 MCU走线短且等长下方挖空或铺完整地别让数字信号从晶振底下穿过。这一条在两层板上尤其要注意很多「偶发不启动」最后查出来都是晶振被干扰。4.3 调试接口与扩展排针SWD 接口四根线3.3V、GND、SWDIO、SWCLK直连 MCU中间不串电阻。排针间距 2.54mm丝印标清楚引脚定义别只标个「DEBUG」。扩展排针按外设分组比如一组串口、一组 I2C、一组 ADC 输入每组旁边丝印标功能调试时不用翻原理图。SWD 排针定义丝印同步标注 Pin1 3V3 Pin2 SWDIO Pin3 GND Pin4 SWCLK扩展排针的电源脚要加过流保护或至少串一个 0 欧电阻方便排查外设短路。这个细节在课程设计答辩时经常被问到能答上来说明你真想过板子怎么用。4.4 PCB 布线地平面、去耦和高速信号的取舍布线阶段优先级排序地平面完整 去耦电容就近 电源走线加宽 信号线短直。地平面被打断是两层板最常见的问题过孔密集区容易把地割裂回流路径变长表现为噪声大、ADC 读数跳。去耦电容的回路要短电容—过孔—地平面形成小环路别让电容离引脚半厘米以上。高速信号如 USB 差分对走线等长、阻抗控制、少过孔两层板做 USB 全速勉强能过高速就上四层。SDRAM 这类并行总线地址线和数据线分组走组内等长参考平面连续。这些约束在原理图阶段就该想好等布完线再改就是大手术。5. 避坑与排查H7 硬件设计里最容易翻车的五件事5.1 上电不启动先查 VCAP 和 BOOT0现象是通电后电流很小、SWD 连不上。原因多半是 VCAP 电容漏接或容值不对内核 LDO 不稳或者 BOOT0 被误拉高芯片进了 Bootloader。解决方法是先量 VCAP 脚电压是否正常再确认 BOOT0 电平最后查 NRST 是否被拉低。这三步能覆盖大部分「死板」问题。5.2 晶振不起振负载电容和布局各占一半现象是程序跑不起来或跑飞示波器看 OSC_OUT 无波形或幅度异常。原因一是负载电容算错二是晶振走线太长、下方有信号穿过。解决方法是按 CL 反算电容值晶振紧贴 MCU 放置下方铺地不走线必要时换低驱动能力的晶振。5.3 ADC 读数乱跳地平面和 VDDA 隔离没做好现象是采样值波动大、重复性差。原因是模拟地和数字地混在一起或 VDDA 直接并到数字 3.3V 没做隔离。解决方法是 VDDA 经磁珠隔离、模拟地单点连接、ADC 输入脚附近加滤波电容采样时避开高频外设工作窗口。5.4 SWD 连不上先排除复位和电源时序现象是调试器报「target not found」。原因可能是 NRST 被外部电路持续拉低、目标板供电不足、或 SWDIO/SWCLK 接反。解决方法是先量目标板 3.3V 是否正常再断开外部复位电路单独测最后核对排针定义。别一上来就怀疑芯片坏了H7 芯片本身很皮实。5.5 打样回来发现封装画错丝印和焊盘对不上现象是器件焊不上或引脚错位。原因是建库时引脚编号和实际器件不一致LQFP100 的引脚顺序尤其容易搞反。解决方法是用数据手册的封装图逐脚核对建库后打印 1:1 图纸比对实物或者先用转接板验证。这个坑一次就够记一辈子。6. 验收与答辩怎么证明这块板子真的能用硬件方案的验收不是「看起来画完了」而是有可执行的检查项。我一般按三层验收图纸层、电气层、功能层。图纸层验收看原理图 ERC 是否零错误、网络标签是否统一、封装是否全部匹配、BOM 是否完整。这一层用 EDA 工具自带的检查就能过但 ERC 通过不代表设计对还要人工过一遍电源域和去耦。电气层验收在打样回来后做先不焊 MCU量各路电源对地阻抗确认无短路再焊电源部分上电测 3.3V 和 VDDA 电压最后焊 MCU测 VCAP 电压和 NRST 电平。这一步能拦住大部分焊接和设计问题。功能层验收跑一个最小系统测试SWD 能连上、内部时钟能跑、串口能打印、GPIO 能翻转。这四项过了板子就算「活」了。再往上才是外设逐个验证。验收层级检查项通过标准图纸层ERC、封装、BOM零错误封装全匹配电气层电源阻抗、VCAP、NRST无短路电压在手册范围功能层SWD、串口、GPIO能下载、能打印、能翻转答辩时最容易被问的三个问题为什么选两层/四层、VCAP 为什么不能省、晶振负载电容怎么算。这三个问题答得出来说明方案是你自己推过的不是抄的。我一般会让学生把电源域划分图和叠层图各打一张 A4 带着被问到直接指图讲比空口说清楚得多。从那以后我每次做 H7 的板子都会在画原理图之前先把电源域和不可协商引脚列成一张表画完再对着表逐项打勾这个习惯帮我省掉了至少两次打样返工。希望帮到你。本文还有配套的精品资源点击获取